{"id":22213676,"url":"https://github.com/dyna-bytes/fpga_winter_internship_2020","last_synced_at":"2026-02-04T21:35:52.991Z","repository":{"id":54697801,"uuid":"324115413","full_name":"dyna-bytes/FPGA_winter_internship_2020","owner":"dyna-bytes","description":"[Korea University Elementary Particle Physics Lab] Hardware control research using FPGA","archived":false,"fork":false,"pushed_at":"2021-02-17T09:41:05.000Z","size":1729,"stargazers_count":2,"open_issues_count":0,"forks_count":2,"subscribers_count":1,"default_branch":"main","last_synced_at":"2025-07-20T07:32:49.755Z","etag":null,"topics":["fpga","rtl","verilog","vhdl"],"latest_commit_sha":null,"homepage":"","language":"VHDL","has_issues":true,"has_wiki":null,"has_pages":null,"mirror_url":null,"source_name":null,"license":null,"status":null,"scm":"git","pull_requests_enabled":true,"icon_url":"https://github.com/dyna-bytes.png","metadata":{"files":{"readme":"README.md","changelog":null,"contributing":null,"funding":null,"license":null,"code_of_conduct":null,"threat_model":null,"audit":null,"citation":null,"codeowners":null,"security":null,"support":null}},"created_at":"2020-12-24T09:14:42.000Z","updated_at":"2025-02-22T04:00:30.000Z","dependencies_parsed_at":"2022-08-14T00:20:26.628Z","dependency_job_id":null,"html_url":"https://github.com/dyna-bytes/FPGA_winter_internship_2020","commit_stats":null,"previous_names":["dyna-bytes/fpga_winter_internship_2020"],"tags_count":0,"template":false,"template_full_name":null,"purl":"pkg:github/dyna-bytes/FPGA_winter_internship_2020","repository_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories/dyna-bytes%2FFPGA_winter_internship_2020","tags_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories/dyna-bytes%2FFPGA_winter_internship_2020/tags","releases_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories/dyna-bytes%2FFPGA_winter_internship_2020/releases","manifests_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories/dyna-bytes%2FFPGA_winter_internship_2020/manifests","owner_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/owners/dyna-bytes","download_url":"https://codeload.github.com/dyna-bytes/FPGA_winter_internship_2020/tar.gz/refs/heads/main","sbom_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories/dyna-bytes%2FFPGA_winter_internship_2020/sbom","scorecard":null,"host":{"name":"GitHub","url":"https://github.com","kind":"github","repositories_count":286080680,"owners_count":29096423,"icon_url":"https://github.com/github.png","version":null,"created_at":"2022-05-30T11:31:42.601Z","updated_at":"2026-02-04T21:05:08.033Z","status":"ssl_error","status_checked_at":"2026-02-04T21:04:53.031Z","response_time":62,"last_error":"SSL_read: unexpected eof while reading","robots_txt_status":"success","robots_txt_updated_at":"2025-07-24T06:49:26.215Z","robots_txt_url":"https://github.com/robots.txt","online":false,"can_crawl_api":true,"host_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub","repositories_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/repositories","repository_names_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/repository_names","owners_url":"https://repos.ecosyste.ms/api/v1/hosts/GitHub/owners"}},"keywords":["fpga","rtl","verilog","vhdl"],"created_at":"2024-12-02T21:10:38.020Z","updated_at":"2026-02-04T21:35:52.976Z","avatar_url":"https://github.com/dyna-bytes.png","language":"VHDL","funding_links":[],"categories":[],"sub_categories":[],"readme":"# FPGA_winter_internship_2020\nFPGA 동계 인턴쉽 원은일 교수님\n\nWeek 1~2 :\nVerilog HDL의 기초적인 내용을 학습합니다.\n\nWeek 3 :\nVHDL의 기초적인 내용을 학습합니다.\nCMB ctrl VHDL 코드의 [VHDL to Verilog HDL로의 converting project]를 시작합니다.\n\n\n\n\n---------------------------------------------------------------------------------------------------------------------\n- [Verilog HDL Study]\n----------------------------------------------------------------------------------------------------------------------\n12/22(화) \n- vivado 설치\n- 계획 및 진행방향 논의\n- EDAplayground example 진행\n--------------------------------------------------------------\n12/23(수) \n- 전물실 강의자료 [FPGA_01, FPGA_02] 학습\n- inverter 보드 실습 \n- lgates 보드 실습\n과제 : 가이드북 [Verilog HDL] 3장, 4장 공부\n--------------------------------------------------------------\n12/24(목)\n- 전물실 강의자료 [FPGA_03] 학습\n- 불 대수, 진리표 작성법, 카르노 맵을 포함한 수학 공부\n- encoder 모듈 및 테스트벤치 설계\n- decoder 모듈 및 테스트벤치 설계\n- half adder, full adder, ripple carry adder 모듈 및 테스트벤치 설계\n- github 개설 : https://github.com/jihyuk1023/FPGA_winter_internship_2020\n과제 : 가이드북 [Verilog HDL] 5장, 6장 공부\n------------------------------------------------------------\n12/28(월)\n- 가이드북 [Verilog HDL] 5장 순차회로 학습\n- SR latch, D latch, D flipflop, Enable flipflop, Resettable flipflop, Regiset 모듈 및 테스트벤치 설계\n- 각 모듈을 \n(1) 회로도를 보고 기본소자를 조합하여 만드는 방법과 \n(2) 베릴로그 문법 및 합성기의 최적화 기능을 이용하는 방법으로 \n각각 설계함\n- 앞으로 재사용 가능한 테스트벤치 설계\n\n-----------------------------------------------------------\n12/29(화)\n- 가이드북 [Verilog HDL] 5장 순차회로(FSM) 학습\n- state diagram, state transition table, FSM design(status register, next state logic, output logic) 학습\n- 2 bit upcount의 FSM 설계 및 베릴로그 코드 및 테스트벤치 구현\n- 신호등 제어기의 FSM 설계 및 베릴로그 코드 및 테스트벤치 구현\n- shift register의 회로도 설계 및 베릴로그 코드 구현(직렬-직렬, 직렬-병렬, 병렬-직렬) 및 테스트벤치\n\n-----------------------------------------------------------\n12/30(수)\n- 가이드북 [Verilog HDL] 7장 IC를 이용한 디지털 설계 실습 학습\n- 한 자리수 세그먼트 디코더의 블록 다이어그램, 진리표, 회로 설계, 베릴로그 코드 및 테스트벤치 구현\n- 벤딩머신 제어기의 블록 다이어그램, 상태도, 진리표, 상태 전이표, 카르노맵, 회로 설계, 베릴로그 코드 및 테스트벤치 구현\n\n-----------------------------------------------------------\n12/31(목)\n- 여섯 자리수 세그먼트 디스플레이 컨트롤러의 베릴로그 코드 설계 및 테스트벤치 구현\n- 스톱워치의 베릴로그 코드 설계 및 테스트벤치 구현\n\n-----------------------------------------------------------\n1/4(월)\n- 전물실 강의자료 [FPGA_04, FPGA_05] 학습\n- 4-bit Ripple Carry Counter의  FPGA 보드 매핑(정상작동 확인)\n- ScanDisplay의 FPGA 보드 매핑(정상작동 확인)\n- mdisplay의  FPGA 보드 매핑(정상작동 확인)\n\n-----------------------------------------------------------\n1/5(화)\n- CMB ctrl VHDL 코드 인계 및 전체적인 개괄 파악\n- 100MHz to 1Hz 카운터 베릴로그 코드 구현 및 FPGA 보드 매핑(정상작동 확인)\n- 신호등의 FPGA 보드 매핑(정상작동 확인)\n- 자판기의 FPGA 보드 매핑(정상작동 확인)\n- 스톱워치의 FPGA 보드 매핑(개선 및 수정 필요)\n\n-----------------------------------------------------------\n1/6(수)\n- 버튼 디바운서 모듈 베릴로그 코드 구현\n- 버튼 엣지 트리거 모듈 베릴로그 코드 구현\n- 스톱워치의 FPGA 보드 매핑(정상작동 확인)\n- VHDL 기본 개념 스터디 시작\n\n---------------------------------------------------------------------------------------------------------------------- [VHDL Study]\n\n---------------------------------------------------------------------------------------------------------------------\n\n1/7(목)\n- VHDL 프로그래밍의 기본 구조, 기본 문법 및 데이터형 공부\n- 블로그 https://m.blog.naver.com/PostList.nhn?blogId=ansdbtls4067\u0026categoryNo=40\u0026logCode=0 를 가이드로 참고함\n\n-----------------------------------------------------------\n1/8(금)\n- VHDL 기본 프로그래밍 스터디 완료\n- Mux \u0026 Demux\n- Encoder \u0026 Decoder\n- Half Adder \u0026 Full Adder\n- RS, D, JK, T Flip-Flop\n- FSM(Moore \u0026 Mealy Machine)\n- 8 bit up-down counter, 동기/비동기 카운터, 활성/비활성 카운터, 동기/비동기 10진 카운터, 분주회로 VHDL 코드 설계 및 테스트벤치 구현\n\n---------------------------------------------------------------------------------------------------------------------- [Main Project]\n\n---------------------------------------------------------------------------------------------------------------------\n\n1/11(월)\n- CMB ctrl 중 카운터 부분을 모듈화하여 VHDL로 재설계함\n- package, function, generic 등의 VHDL 문법을 활용하여 코드 간소화\n\n-----------------------------------------------------------\n1/12(화)\n- CMB ctrl 중 FSM 부분을 모듈화하여 VHDL로 재설계함\n\n-----------------------------------------------------------\n1/13(수)\n- CMB ctrl 중 Increment angle counter for 7-segment display, 7-segment display output by multiplexing, 8 LED counter from 1Hz signal 부분을 모듈화하여 VHDL로 재설계함\n\n-----------------------------------------------------------\n1/14(목)\n- CMB ctrl의 모듈화를 통합하고\n- CMB ctrl 테스트벤치 결과 확인함\n- 통합 시 나타난 일부 에러 수정\n\n-----------------------------------------------------------\n1/19(화)\n- CMB ctrl 베릴로그로 컨버팅 진행\n- 카운터 모듈 수정\n\n-----------------------------------------------------------\n1/20(수)\n- 나머지 모듈 컨버팅 진행\n\n------------------------------------------------------------\n1/25(월)\n- CMB_ctrl의 VHDL to Verilog 컨버팅 완료\n\n------------------------------------------------------------\n1/26(화)\n- CMB 기기 대청소\n- 공유 서버 리눅스 환경 세팅\n- jhpark, sskim 계정 생성\n- 기타 config 설정\n\n------------------------------------------------------------\n1/27(수)\n- CMB_ctrl의 VHDL 리펙토링 코드를 실제 보드에 업로드하여 테스트함(Spartan 3 : xc3s1000)\n- sskim's code : 세그먼트 숫자가 0.1씩 작게 출력되는 문제가 발생. 아마 [increment_angle_counter_for_7seg] 모듈의 문제로 예상됨.\n- jhpark's code : 정상 작동 확인. \n\n","project_url":"https://awesome.ecosyste.ms/api/v1/projects/github.com%2Fdyna-bytes%2Ffpga_winter_internship_2020","html_url":"https://awesome.ecosyste.ms/projects/github.com%2Fdyna-bytes%2Ffpga_winter_internship_2020","lists_url":"https://awesome.ecosyste.ms/api/v1/projects/github.com%2Fdyna-bytes%2Ffpga_winter_internship_2020/lists"}