https://github.com/ehsanshahbazii/digital-vlsi-system-design-projects

سورس کد پروژه های درس طراحی سیستم های دیجیتال برنامه پذیر دانشگاه تبریز مقطع کارشناسی رشته مهندسی کامپیوتر
https://github.com/ehsanshahbazii/digital-vlsi-system-design-projects

verilog verilog-code verilog-components verilog-project vlsi

Last synced: about 1 month ago
JSON representation

سورس کد پروژه های درس طراحی سیستم های دیجیتال برنامه پذیر دانشگاه تبریز مقطع کارشناسی رشته مهندسی کامپیوتر

• Host: GitHub
• URL: https://github.com/ehsanshahbazii/digital-vlsi-system-design-projects
• Owner: EhsanShahbazii
• Created: 2024-01-01T09:47:29.000Z (12 months ago)
• Default Branch: master
• Last Pushed: 2024-01-09T13:17:38.000Z (12 months ago)
• Last Synced: 2024-01-09T14:36:13.672Z (12 months ago)
• Topics: verilog, verilog-code, verilog-components, verilog-project, vlsi
• Language: Verilog
• Homepage:
• Size: 73.2 KB
• Stars: 2
• Watchers: 1
• Forks: 0
• Open Issues: 0
• Metadata Files:
  • Readme: README.md

Awesome Lists containing this project

README

        
# Digital-VLSI-System-Design-Projects

سورس کد پروژه های درس طراحی سیستم های دیجیتال برنامه پذیر دانشگاه تبریز مقطع کارشناسی رشته مهندسی کامپیوتر با زبان وریلاگ (Verilog)

### Concepts

1. Adder & Subtractor 8bit

2. Counter 8bit

3. Encoder 8 to 3

4. Encoder Priority 8 to 3

5. Multiplex 4 to 1

6. RAM 1 port

7. Seven-Segment Decoder

8. Shift-Register 8bit

9. Multiplier 8bit

10. ALU 8bit

11. ALU 8bit Dataflow

12. Decoder 2 to 4

13. Decoder 2 to 4 Dataflow

14. Decoder 3 to 8

15. Multiplex 2 to 1

16. Multiplex 8bit