https://github.com/ilyachichkov/axi_counter

Реализация AXI интерфейса на SystemVerilog
https://github.com/ilyachichkov/axi_counter

axi fpga interfaces systemverilog

Last synced: 7 days ago
JSON representation

Реализация AXI интерфейса на SystemVerilog

• Host: GitHub
• URL: https://github.com/ilyachichkov/axi_counter
• Owner: IlyaChichkov
• Created: 2023-08-31T13:15:19.000Z (about 1 year ago)
• Default Branch: IlyaChichkov
• Last Pushed: 2024-03-06T14:04:08.000Z (8 months ago)
• Last Synced: 2024-03-06T16:54:55.889Z (8 months ago)
• Topics: axi, fpga, interfaces, systemverilog
• Language: SystemVerilog
• Homepage:
• Size: 59.6 KB
• Stars: 0
• Watchers: 1
• Forks: 0
• Open Issues: 0
• Metadata Files:
  • Readme: README.md

Awesome Lists containing this project

README

        
# Счетчик с AXI Slave/Master

Блок счетчика с интерфейсом AXI-4, имеющий Master и Slave порты, написанный на SystemVerilog.

## Содержание

- [Описание](##описание)

- [Разработка](##разработка)

  - [Полезные ресурсы](##полезные_ресурсы)

- [Автор](##автор)

## Описание

Регистры:

- enable : r/w, запись в него 1 инициализирует burst на мастере (чтобы инициализировать заново нужно записать 0 потом 1)

- addr_w_0 : r/w, нижняя часть для мастера

- addr_w_1 : r/w, верхняя часть для мастера

- length : r/w, общее число байт в burst (awlen = length / awsize), (length % 64 == 0)

- incr : r/w, шаг счетчика

- status : r/o, [статус_произошла_ли_транзакция, bresp], при чтении обнуляется

## Разработка

### Стек

- SystemVerilog

- VS Code

- Xilinx Vivado 2021.2

### Полезные ресурсы

[Статья на Хабр про AXI4](https://habr.com/ru/articles/572926/)

[Спецификация AXI4](https://archive.alvb.in/bsc/TCC/correlatos/amba_axi4.pdf)

## Автор

[Github](https://github.com/IlyaChichkov)

[Email](mailto:[email protected])