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https://github.com/jn513/grande-risco-5

Processador RISC-V multi ciclo com implementação RV32I construído em alguns dias de folga.
https://github.com/jn513/grande-risco-5

arquitetura fpga risc-v riscv riscv32 verilog verilog-hdl

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Processador RISC-V multi ciclo com implementação RV32I construído em alguns dias de folga.

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README

        

# Grande RISCO 5


Logo do processador

Processador [RISC-V](https://riscv.org/) de multi ciclo RV32I com pipeline de 5 estagios construído em alguns dias de folga.

## Implementação

O processador foi implementado utilizando Verilog HDL.

## Software

O diretório software possui alguns exemplos e testes escritos em Assembly e os seus respectivos arquivos de memória, além disso está disponível um script para transformar Assembly em arquivo de memória.

## Testes

O diretório tests possui alguns testes construídos utilizando o [Iverilog](https://steveicarus.github.io/iverilog/), todos os testes lá disponíveis são compatíveis com o mesmo.

## Familia Risco 5:

- Baby Risco 5 - RV16I: Ainda especulativo
- Pequeno Risco 5 - RV32I: [https://github.com/JN513/Pequeno-Risco-5/](https://github.com/JN513/Pequeno-Risco-5/)
- Risco 5 - RV32I: [https://github.com/JN513/Risco-5](https://github.com/JN513/Risco-5)
- Grande Risco 5 - RV32I: [https://github.com/JN513/Grande-Risco-5](https://github.com/JN513/Grande-Risco-5)
- Risco 5 bodybuilder - RV64I: Ainda especulativo

## Dúvidas e sugestões

Em caso de dúvida ou sugestão fique a vontade para utilizar a seção [ISSUES](https://github.com/JN513/Grande-Risco-5/issues) do github. Caso se sinta à vontade e queira contribuir com algo qualquer Pull request e bem vindo, todos os [Pull requests](https://github.com/JN513/Grande-Risco-5/pulls) serão revisados e se possível mergeados.

## Licença

A licença utilizada no projeto é a [CERN-OHL-P-2.0 license]() que concede total liberdade para utilização do mesmo.

Autor da logo: [Mateus luck](https://www.instagram.com/mateusluck/)