https://github.com/mthszr/stopwatch
Projeto para a disciplina IF675 de Sistemas Digitais no CIn-UFPE, no qual consiste em desenvolver um cronômetro digital, utilizando Verilog com a base de Máquina de Estados Finitos.
https://github.com/mthszr/stopwatch
verilog verilog-hdl
Last synced: 8 months ago
JSON representation
Projeto para a disciplina IF675 de Sistemas Digitais no CIn-UFPE, no qual consiste em desenvolver um cronômetro digital, utilizando Verilog com a base de Máquina de Estados Finitos.
- Host: GitHub
- URL: https://github.com/mthszr/stopwatch
- Owner: mthszr
- Created: 2024-07-02T12:39:52.000Z (over 1 year ago)
- Default Branch: main
- Last Pushed: 2024-07-25T13:11:24.000Z (over 1 year ago)
- Last Synced: 2025-03-16T05:13:39.339Z (8 months ago)
- Topics: verilog, verilog-hdl
- Language: Verilog
- Homepage:
- Size: 14.6 KB
- Stars: 0
- Watchers: 1
- Forks: 0
- Open Issues: 0
-
Metadata Files: