https://github.com/mthszr/stopwatch-verilog

Projeto da 2ª unidade, para a disciplina de Sistemas Digitais, no qual consiste em desenvolver um Cronômetro Digital, utilizando Verilog com a base de Máquina de Estados Finitos.
https://github.com/mthszr/stopwatch-verilog

verilog verilog-hdl

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Projeto da 2ª unidade, para a disciplina de Sistemas Digitais, no qual consiste em desenvolver um Cronômetro Digital, utilizando Verilog com a base de Máquina de Estados Finitos.

• Host: GitHub
• URL: https://github.com/mthszr/stopwatch-verilog
• Owner: mthszr
• Created: 2024-07-02T12:39:52.000Z (6 months ago)
• Default Branch: main
• Last Pushed: 2024-07-25T13:11:24.000Z (6 months ago)
• Last Synced: 2024-07-26T00:18:08.417Z (6 months ago)
• Topics: verilog, verilog-hdl
• Language: Verilog
• Homepage:
• Size: 14.6 KB
• Stars: 0
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