https://github.com/rambodrahmani/dalle_porte_and_or_not_al_sistema_calcolatore

Dalle Porte AND OR NOT Al Sistema Calcolatore. Un viaggio nel mondo delle reti logiche in campagnia del linguaggio Verilog.
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altera boolean-algebra boolean-logic logic-gates modelsim verilog

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Dalle Porte AND OR NOT Al Sistema Calcolatore. Un viaggio nel mondo delle reti logiche in campagnia del linguaggio Verilog.

• Host: GitHub
• URL: https://github.com/rambodrahmani/dalle_porte_and_or_not_al_sistema_calcolatore
• Owner: rambodrahmani
• License: gpl-3.0
• Created: 2019-04-16T10:11:38.000Z (almost 6 years ago)
• Default Branch: master
• Last Pushed: 2019-07-20T12:04:14.000Z (over 5 years ago)
• Last Synced: 2024-11-07T19:06:56.904Z (3 months ago)
• Topics: altera, boolean-algebra, boolean-logic, logic-gates, modelsim, verilog
• Language: Verilog
• Size: 35.6 MB
• Stars: 1
• Watchers: 2
• Forks: 2
• Open Issues: 0

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