https://github.com/zlsh80826/mips-cpu
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- Host: GitHub
- URL: https://github.com/zlsh80826/mips-cpu
- Owner: zlsh80826
- Created: 2017-01-08T06:58:31.000Z (almost 9 years ago)
- Default Branch: master
- Last Pushed: 2017-03-30T15:55:25.000Z (over 8 years ago)
- Last Synced: 2025-03-21T03:42:28.084Z (7 months ago)
- Language: Verilog
- Size: 23.4 KB
- Stars: 0
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- Forks: 0
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-
Metadata Files:
- Readme: README.rst
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README
MIPS-CPU
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Risc instuctions implement
* Fully 4 stages pipeline
* Forwarding instead of memory stall
* Branch Prediction
* Synthesis with Memory
* Try Different Compile Flag that not influence correctness
Running RTL Simulation
-------------------------
到 processor_t.v 中第 12, 13 行修改 instruction, data 的 source，接著輸入 command
.. code-block:: bash
make
即可正確跑出 RTL 的 simulation，唯需特別注意，因為 testbench 會先 line by line load instruction, data 到 Memory 中，所以驗證正確性請到
後面波形才會開始 Run
Synthesis
-----------
.. code-block:: bash
design_vision -f syn_script.tcl
Running Synthesis Simulation
------------------------------
到 processor_t.v 中第 12, 13 行修改 instruction, data 的 source，接著輸入 command
.. code-block:: bash
make syn
即可正確跑出 synthesis 的 simulation，唯需特別注意，因為 testbench 會先 line by line load instruction, data 到 合成的 Memory 中，所以驗證正確性請到
後面波形觀看，因為 load 完才會開始 Run
Generate Testcase
------------------
在 testcase 資料夾下面有兩個檔案
* random_data.py
* random_instruction.py
可以產生 Random testcase 到 stdout, 如果要輸入到檔案要在自己 pipeline，並且必須使用 python2.6以上版本，ic54-58才有
Example:
.. code-block:: bash
python2.6 random_data.py > random_data.dat