https://github.com/do1e/fpga_dds

FPGA实现的DDS信号源
https://github.com/do1e/fpga_dds

dds fpga

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FPGA实现的DDS信号源

• Host: GitHub
• URL: https://github.com/do1e/fpga_dds
• Owner: Do1e
• License: gpl-3.0
• Created: 2021-02-01T08:44:34.000Z (over 5 years ago)
• Default Branch: main
• Last Pushed: 2022-03-07T08:24:14.000Z (over 4 years ago)
• Last Synced: 2025-04-14T09:14:38.201Z (about 1 year ago)
• Topics: dds, fpga
• Language: Verilog
• Homepage:
• Size: 21.5 KB
• Stars: 0
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• Forks: 0
• Open Issues: 0
• Metadata Files:
  • Readme: README.md
  • Changelog: Change_F.v
  • License: LICENSE

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README

          
基于ARTIX-7 xc7a75tfgg484-2 板子为南京大学的小蓝板

数码管显示频率控制字，16位频率控制字以4位16进制数显示。

由上下左右四个按键更改频率控制字，左右选择位（带译码器的数码管显示当前选择调整的位，0~3表示从低位到高位），上下可增加或减小当前选择位的数值。

中间的按键位初始化按键。

DAC输出为JD1左下角表示DAC的插孔。

采用16位相位累加器，系统时钟为1MHz，最低频率/频率分辨率Fmin=1M/(2^16)≈15Hz。

保证每周期有64个点的情况下，最高频率Fmax=1M/64≈15.6kHz，频率控制字M≤1024(16'h0400)。

2021.02.01

by:dpj