https://github.com/lc044/cpu

五级流水线CPU设计
https://github.com/lc044/cpu

cpu verilog

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五级流水线CPU设计

• Host: GitHub
• URL: https://github.com/lc044/cpu
• Owner: LC044
• License: gpl-3.0
• Created: 2023-06-01T08:41:48.000Z (about 3 years ago)
• Default Branch: master
• Last Pushed: 2023-06-02T05:36:53.000Z (almost 3 years ago)
• Last Synced: 2025-01-23T06:28:29.912Z (over 1 year ago)
• Topics: cpu, verilog
• Language: Verilog
• Homepage:
• Size: 493 KB
• Stars: 10
• Watchers: 2
• Forks: 0
• Open Issues: 0
• Metadata Files:
  • Readme: readme.md
  • License: LICENSE

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README

          
# 西北工业大学计算机组成与系统结构实验课

开源代码: 

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# 单周期指令CPU

[单周期CPU设计](./s_cycle_cpu/)

支持R型指令的单周期CPU

- 32位MIPS R型指令

- 支持addu，subu，add，and，or，slt指令

实现基本模块

- pc模块（程序计数器）

- im模块（指令存储器）

- gpr模块（通用寄存器）

- alu模块（算术逻辑单元)

连接基本模块，实现能够执行addu指令的单周期CPU。

数据通路

![数据通路](/images/image1.png)

# 五级流水线CPU 

[五级流水线CPU设计](./pipeline/)

流水线图

![流水线示意图](images/image-20230601164702005.png)

数据通路

![数据通路](images/image-20230601164731004.png)